quartusii图形设计过程教程.doc

0Quartus II 的使用 2 1 工程建立.2 2 原理图的输入.5 3 文本编辑 （verilog）.15 4 波形仿真.161 Quartus II 的使用 在这里，首先用最简单的实例向读者展示使用 Quartus II 软件 的全过程。进入 WINDOWS XP 后，双击 Quartus II 图标，屏幕如 图 1.1所示。 图 1.1 Quartus II 管理器 1.1 工程建立 使用 New Project Wizard，可以为工程指定工作目录、分配工 程名称以及指定最高层设计实体的名称。 还可以指定要在工程中 使用的设计文件、其它源文件、用户库和 EDA 工具，以及目标器 件系列和器件（也可以让Quartus II 软件自动选择器件）。 建立工程的步骤如下：2 （1）选择File菜单下New Project Wizard ，如图1.2所示。 图 1.2 建立项目的屏幕 （2）输入工作目录和项目名称，如图1.3所示。可以直接选择 Finish，以下的设置过程可以在设计过程中完成。 图 1.3 项目目录和名称3 （3）加入已有的设计文件到项目，可以直接选择Next，设计文 件可以在设计过程中加入，如图1.4所示。 图 1.4 加入设计文件 （4）选择设计器件，如图1.5所示。 图 1.5 选择器件4 （5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。 图 1.6 选择 EDA 工具 （6）建立项目完成，显示项目概要，如图1.7所示。 图 1.7 项目概要5 1.2 原理图的输入 原理图输入的操作步骤如下： （1）选择 File 菜单下 New ，新建图表/原理图文件，如图 1.8 所示。 图 1.8 新建原理图文件 （2）在图 1.9的空白处双击，屏幕如图 1.10所示： （3）在图 1.10的 Symbol Name 输入编辑框中键入 dff 后，单 击 ok 按钮。此时可看到光标上粘着被选的符号，将其移到合 适的位置（参考图 1.11）单击鼠标左键，使其固定； （4）重复（2） 、 （3）步骤，给图中放一个 、not、output 符号，如图 1.11所示；在图 1.11中，将光标移到右侧 右侧待连线处单击鼠标左键后，再移动到 D 触发器6 的左侧单击鼠标左键，即可看到在 和 D 触发器之间 有一条线生成； 图 1.9 空白的图形编辑器 图 1.10 选择元件符号的屏幕7 图 1.11 放置所有元件符号的屏幕 （5）重复（4）的方法将 DFF 和 output 连起来，完成所有的连 线电路如图 1.12所示； （6）在图 1.12中，双击 _name 使其衬低变黑后，再键入 clk，及命名该输入信号为 clk，用相同的方法将输出信号 定义成 Q；如图 1.13所示。 （7）在图 1.13中单击保存按钮 ，以默认的 try1 文件名保存，文件后缀为 bdf。8 图 1.12 完成连线后的屏幕 图 1.13 完成全部连接线的屏幕 （8）在图 1.8中，单击编译器快捷方式按钮 ，完成编译后， 弹 出菜单报告错误和警告数目，并生成编译报告如图 1.14所 示；9 图 1.14 完成编译的屏幕 （9）若需指定器件，选择 Assignments 菜单下 Device 选项，屏 幕如图 1.15所示； 图 1.15 器件设置 （10） 完成如图 1.15所示的选择后，单击 OK 按钮回到工作 环境； （11） 根据硬件接口设计，对芯片管脚进行绑定。选择10 Assignments 菜单下 Pins 选项； （12） 双击对应管脚后 Location 空白框，出现下拉菜单中选 择要绑定的管脚，如图 1.16所示； 图 1.16 管脚指定 （13） 在图 1.16中完成所有管脚的分配，并把没有用到的引 脚设置为 As tri-stated, Assignments—Device— Device and Pin Options –Unused Pins，然后重新编译 项目； （14） 对目标版适配下载， （此处认为实验板已安装妥当，有 关安装方法见实验板详细说明）单击 按钮，屏幕显示 如图 1.17所示；11 图 1.18 适配下载界面 （15） 选择 Hardware Setup ，如图 1.19所示； 图 1.19 下载硬件设置 （16） 在图 1.19中选择添加硬件 ByteBlasteMV or ByteBlaster II，如图 1.20所示；12 图 1.20 添加下载硬件 （17） 可以根据需要添加多种硬件于硬件列表中，双击可选 列表中需要的一种，使其出现在当前选择硬件栏中（本实验板采用 ByteBlaster II 下载硬件） ，如图 1.21所示； 图 1.21 选择当前下载硬件 （18） 选择下载模式，本实验板可采用两种配置方式，AS 模 式对配置芯片下载，可以掉电保持，而 JTGA 模式对 FPGA 下载，13 掉电后 FPGA 信息丢失，每次上电都需要重新配置，如图 1.22所 示； 图 1.22 选择下载模式 （19） 选择下载文件和器件，JTAG 模式使用后缀为 sof 的 文 件，AS 模式使用后缀为 pof 的文件，选择需要进行的 操作，分别如图 1.23，图 1.24所示；使用 AS 模式时， 还要设置 Assignments 菜单下 Device，如图 1.25，选择 图 1.25中 Device & Pin Options，如图 1.26，选择使用 的配置芯片，编译；14 图 1.23 JTAG 下载模式 图 1.24 AS 下载模式 图 1.25 器件选项15 图 1.25 配置芯片选择 （20） 点击 Start 按键，开始下载。 1.3 文本编辑 （verilog） 这一节中将向读者简单介绍如何使用 Quartus II 软件进行文本 编辑。 文本编辑（verilog）的操作如下： （1） 建立我们的 project2 项目如下图：16 图 1.26 建立项目 project2 （2） 在软件主窗口单击 File 菜单后，单击 New