交通灯控制电路设计与仿真

交通灯控制电路设计与仿真 一、 实验目的 1 、 了解交通灯的燃灭规律。 2 、 了解交通灯控制器的工作原理。 3 、 熟悉 VHDL 语言编程，了解实际设计中的优化方案。 二、 实验原理 交通灯的显示有很多方式，如十字路口、丁字路口等，而对于同一个路口又有很多不同的显 示要求，比如十字路口，车辆如果只要东西和南北方向通行就很简单，而如果车子可以左右 转弯的通行就比较复杂，本实验仅针对最简单的南北和东西直行的情况。 要完成本实验， 首先必须了解交通路灯的燃灭规律。本实验需要用到实验箱上交通灯模块中的发光二极管， 即红、黄、绿各三个。依人们的交通常规， “红灯停， 绿灯行，黄灯提醒” 。 其交通的 燃灭规律为： 初始态是两个路口的红灯全亮，之后，东西路口的绿灯亮，南北路口的红灯 亮，东西方向通车，延时一段时间后，东西路口绿灯灭，黄灯开始闪烁。闪烁若干次后，东 西路口红灯亮，而同时南北路口的绿灯亮，南北方向开始通车，延时一段时间后，南北路口 的绿灯灭，黄灯开始闪烁。闪烁若干次后，再切换到东西路口方向，重复上述过程。 在实验中使用 8 个七段码管中的任意两个数码管显示时间。东西路和南北路的通车时 间均设定为 20s。数码管的时间总是显示为 19、18、17……2 、1 、0 、19、18……。在显示 时间小于 3 秒的时候，通车方向的黄灯闪烁。 三、 实验内容 本实验要完成任务就是设计一个简单的交通灯控制器，交通灯显示用实验箱 的交通灯模块和七段码管中的任意两个来显示。系统时钟选择时钟模块的 1KHz 时钟，黄灯闪烁时钟要求为 2Hz，七段码管的时间显示为 1Hz脉冲，即每 1s 中递 减一次，在显示时间小于 3 秒的时候，通车方向的黄灯以 2Hz 的频率闪烁。系统 中用 S1 按键进行复位。 实验箱中用到的数字时钟模块、按键开关、数码管与 FPGA 的接口电路，以及 数字时钟源、按键开关、数码管与 FPGA 的管脚连接在以前的实验中都做了详细说 明，这里不在赘述。交通灯模块原理与 LED 灯模块的电路原理一致，当有高电平输 入时 LED 灯就会被点亮，反之不亮。只是 LED 发出的光有颜色之分。其与 FPGA 的 管脚连接如下表 19-1 所示： 四、 实验步骤 1 、 打开 QUARTUSII 软件，新建一个工程。 2 、 建完工程之后，再新建一个 VHDL File，打开 VHDL 编辑器对话框。 3 、 按照实验原理和自己的想法，在 VHDL 编辑窗口编写 VHDL 程序，用户 可参照光盘中提供的示例程序。 4 、 编写完 VHDL 程序后，保存起来。 （1 ）-jtdkz.vhd library ieee; use ieee.std_logic_1164.all; entity jtdkz is port(clk,sm,sb:in std_logic; mr,my0,mg0,br,by0,bg0:out std_logic); end entity jtdkz; architecture art of jtdkz is type state_type is(A,B,C,D); signal state:state_type; begin cnt: process(clk) is variable s:integer range 0 to 45; variable clr,en:bit; begin if(clk event and clk= 1 )then if clr= 0 then s:=0; elsif en= 0 then s:=s; else s:=s+1; end if; case state is when A=mrclk11); u2:jtdkz port map(clk=clk11,sm=sm,sb=sb,mr=mr,my0=en2,mg0=en1,br=br,by0=en4,bg0=en3) ; u3:cskz port map(ina=en1,outa=mg); u4:cskz port map(ina=en2,outa=my); u5:cskz port map(ina=en3,outa=bg); u6:cskz port map(ina=en4,outa=by); u7:cnt45s port map(clk=clk11,sb=sb,en45=en1,dout45m=s45m,dout45b=s45b); u8:cnt05s port map(clk=clk11,en05m=en2,dout5=s05,en05b=en4); u9:cnt25s port map(clk=clk11,sm=sm,sb=sb,en25=en3,dout25m=s25m,dout25b=s25b); u10:xskz port map(en45=en1,en05m=en2,en25=en3,en05b=en4,ain45m=s45m,ain45b=s45b,ain25m= s25m,ain25b=s25b,ain05=s05,doutm(3 downto 0)=ym1,doutm(7 downto 4)=ym2,doutb(3 downto 0)=ym3,doutb(7 downto 4)=ym4); u11:ymq port map(clk=clk,ain41=ym1,ain42=ym2,ain43=ym3,ain44=ym4,del=del1,dout7=dout) ; end architecture art; (9)—div_clk.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div_clk is port(clk : in std_logic; clk1:out std_logic); end div_clk; architecture behav of div_clk is signal cnt:integer range 1000 downto 0; begin process(clk) begin if clk event and clk= 1 then if cnt=999 then cnt=0; else cnt=cnt+1; end if; if cnt500 then clk1= 0 ; else clk1= 1 ; end if; end if; end process; end behav; 5 引脚分配 6 实验现象 当主、支道均有车时，两者交替允许通行，主干道每次放行 45s，支干道每次放行 25s， 在每次由亮绿灯变成亮红灯的转换过程中，要亮 5s 的黄灯作为过度，并进行减计时显示。