经典数字电路和模拟电路面试题
1、同步电路和异步电路的区别是什么?(仕兰微电子) 2、什么是同步逻辑和异步逻辑?(汉王笔试) 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果 关系。 电路设计可分类为同步电路和非同步电路设计。同步电路利用时钟脉冲使其子系 统同步运作,而非同步电路不使用时钟脉冲做同步,其子系统是使用特殊的’开始”和 完成”信号使之同步。由於非同步电路具有下列优点 --无时钟歪斜问题、低电源消耗、 平均效能而非最差效能、模组性、可组合和可复用性--因此近年来对非同步电路研究增 加快速,论文发表数以倍增,而Intel Pentium 4处理器设计,也开始采用非同步电路设 计。 异步电路主要是组合逻辑电路,用于产生地址译码器、FIFO或RAM的读写 控制信号脉冲,其逻辑输出与任何时钟信号都没有关系,译码输出产生的毛刺通常是 可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路, 其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK, 而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。 3、什么是“线与“逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试) 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用0C门来实现(漏 极或者集电极开路),由于不用0C门可能使灌电流过大,而烧坏逻辑门,同时在输出 端口应加一个上拉电阻。(线或则是下拉电阻) 4、什么是Setup和Holdup时间?(汉王笔试) 5、setup和holdup时间,区别.(南山之桥) 6、解释setup time和hold time的定义和在时钟信号延迟时的变化。(未知) Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是 指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上 升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被 打入触发器。保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。 如果hold time不够,数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间(Hold time)。建立时间是指在时钟边沿前, 数据 信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时 间。如果不满足建立和保持时间的话,那么 DFF将不能正确地采样到数据,将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保 持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除。(仕 兰微电子) 9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试) 在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时 间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒 险现象。解决方法:一是添加布尔式的消去项,二是在芯片外部加电容。 10、你知道那些常用逻辑电平? TTL与COMS电平可以直接互连吗?(汉王笔试) 常用逻辑电平:12V, 5V, 3.3V; TTL和CMOS不可以直接互连,由于TTL是在 0.3-3.6V 之 间,而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。 TTL接至U CMOS需 要在输出端口加一上拉电阻接到 5V或者12V。 emos的高低电平分别 为:Vih>=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,VolT 1 min+T2min 17、给出某个一般时序电路的图, 有Tsetup,Tdelay,Tck->q还有clock的delay,写出 决