经典数字电路和模拟电路面试题

1、同步电路和异步电路的区别是什么（仕兰微电子） 2、什么是同步逻辑和异步逻辑（汉王笔试） 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果 关系。 电路设计可分类为同步电路和非同步电路设计。同步电路利用时钟脉冲使其子系 统同步运作，而非同步电路不使用时钟脉冲做同步，其子系统是使用特殊的’开始”和 完成”信号使之同步。由於非同步电路具有下列优点 --无时钟歪斜问题、低电源消耗、 平均效能而非最差效能、模组性、可组合和可复用性--因此近年来对非同步电路研究增 加快速，论文发表数以倍增，而Intel Pentium 4处理器设计，也开始采用非同步电路设 计。 异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写 控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是 可以监控的。同步电路是由时序电路（寄存器和各种触发器）和组合逻辑电路构成的电路， 其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK, 而所有的状态变化都是在时钟的上升沿（或下降沿）完成的。 3、什么是线与逻辑，要实现它，在硬件特性上有什么具体要求（汉王笔试） 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用0C门来实现（漏 极或者集电极开路），由于不用0C门可能使灌电流过大，而烧坏逻辑门，同时在输出 端口应加一个上拉电阻。（线或则是下拉电阻） 4、什么是Setup和Holdup时间（汉王笔试） 5、setup和holdup时间，区别.（南山之桥） 6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知） Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是 指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上 升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被 打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。 如果hold time不够，数据同样不能被打入触发器。 建立时间（Setup Time）和保持时间（Hold time）。建立时间是指在时钟边沿前， 数据 信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时 间。如果不满足建立和保持时间的话，那么 DFF将不能正确地采样到数据，将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保 持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕 兰微电子） 9、什么是竞争与冒险现象怎样判断如何消除（汉王笔试） 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时 间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒 险现象。解决方法一是添加布尔式的消去项，二是在芯片外部加电容。 10、你知道那些常用逻辑电平 TTL与COMS电平可以直接互连吗（汉王笔试） 常用逻辑电平12V, 5V, 3.3V； TTL和CMOS不可以直接互连，由于TTL是在 0.3-3.6V 之 间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。 TTL接至U CMOS需 要在输出端口加一上拉电阻接到 5V或者12V。 emos的高低电平分别 为Vih0.7VDD,Vil0.3VDD;V oh0.9VDD,Vol0.1VDD. ttl 的为Vih2.0v,Vil0.8v;V oh2.4v,Vol0.4v. 用emos可直接驱动ttl;加上拉后,ttl可驱动emos. 11、如何解决亚稳态。（飞利浦一大唐笔试） 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发 器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某 个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡 状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 解决方法 1降低系统时钟 2用反应更快的FF 3引入同步机制，防止亚稳态传播 4改善时钟质量，用边沿变化快速的时钟信号 关键是器件使用比较好的工艺和时钟周期的裕量要大。 12、IC设计中同步复位与异步复位的区别。（南山之桥） 同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信 号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果 其与时钟关系不确定，也可能出现亚稳态。 13、MOORE与 MEELEY状态机的特征。（南山之桥） Moore状态机的输出仅与当前状态值有关，且只在时钟边沿到来时才会有状态变 化.Mealy状态机的输出不仅与当前状态值有关，而且与当前输入值有关，这 14、多时域设计中，如何处理信号跨时域。（南山之桥） 不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一 级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步 器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口 RAM ,握手信号等。 跨时域的信号要经过同步器同步，防止亚稳态传播。例如时钟域 1中的一个信 号，要送到时钟域2,那么在这个信号送到时钟域 2之前，要先经过时钟域2的同步器 同步后，才能进入时钟域2„这个同步器就是两级d触发器，其时钟为时钟域2的时钟。 这样做是怕时钟域1中的这个信号，可能不满足时钟域 2中触发器的建立保持时间， 而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播， 但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号， 或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位， 相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中， 比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可 以用异步FIFO来解决问题。 15、给了 reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦一大唐笔 试） Delay period - setup - hold 16、时钟周期为T,触发器D1的寄存器到输出时间最大为 T1max,最小为Timin。 组合逻辑电路最大延迟为 T2max,最小为T2min。问，触发器D2的建立时间T3和保持 时间应满足什么条件。（华为） T3setupTT2max,T3holdT 1 minT2min 17、给出某个一般时序电路的图， 有Tsetup,Tdelay,Tck-q还有clock的delay,写出 决