XilinxISE使用入门手册

Xilinx ISE 使用入门手册 1 发布日期：2009-3-6 13:06:10文章来源：搜电浏览次数： 2940 1、ISE 的安装 现以 ISE 5.2i 为例介绍 Xilinx ISE Series 的安装过程。 1）系统配置要求 ISE 5.2i 推荐的系统配置与设计时选用的芯片有关。因为在综合与实现过程中运算量非 常大，所以对系统配置要求很高。为了提高综合、仿真、实现过程的速度，对于计算机的 CPU 的主频、主板和硬盘的工作速度，尤其是内存大小配置都有非常高的要求。在 ISE 5.2i 支持的所有 Xilinx 的 FPGA/CPLD 中，要求最低的 Spartan II 和 XC9500/XL/XV 等系列需 要的内存和虚拟内存推荐值均达到 128MB，而对于 Virtex-II XC2V8000 来说，需要的内存 和虚拟内存推荐值均高达 3GB。 2）ISE 5.2i 的安装 以中文版 Windows XP 操作系统为例加以说明。 （1）启动 Windows XP，插入 ISE5.2i 安装光盘，自动或选择执行 Install.，安装界面如 图 4.25 所示。 图 4.25 ISE5.2i 安装界面 （2）单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有效的 Registration ID。之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图 4.26 的 对话框，可以选择器件模型。 图 4.26 器件模型选择对话框 （3）点击“下一步”，如图 4.27 所示，可以选择器件种类。 图 4.27 器件种类选择对话框 通过以上步骤后，可根据具体情况来选择，继续“下一步”即可完成安装。 安装完成后，环境变量应作如下描述： 若操作系统是 Windows NT/2000/XP，选择开始－控制面板－系统－选项－系统－ 高级－环境变量，在环境变量中加入： 变量名：Xilinx 变量值：C：Xilinx（即安装路径） 具体设置如图 4.28 所示。 图 4.28 环境变量设置操作图 3）安装第三方软件 在 PC 上安装完 ISE 之后，还需要安装第三方仿真软件，如 ModelSim 等。 2 ISE 工程设计流程 下面主要概述 ISE 的基本开发流程以及在开发过程中的各个阶段需要用到的工具软件。 图4.29 说明了利用Xilinx公司的ISE开发设计软件的工程设计流程， 具体分为五个步骤： 即输入（Design Entry）、综合（Synthesis）、实现(Implementation)、验证（Verification）、 下载（Download）。 图 4.29 ISE 的工程设计流程 1）图形或文本输入(Design Entry) 图形或文本输入包括原理图、状态机、波形图、硬件描述语言（HDL），是工程设计的 第一步，ISE 集成的设计工具主要包括 HDL 编辑器（HDL Editor）、状态机编辑器 （StateCAD）、原理图编辑器（ECS）、IP 核生成器（CoreGenerator）和测试激励生成 器（HDL Bencher）等。 常用的设计输入方法是硬件描述语言（HDL）和原理图设计输入方法。原理图输入是一 种常用的基本的输入方法，其是利用元件库的图形符号和连接线在 ISE 软件的图形编辑器 中作出设计原理图，ISE 中设置了具有各种电路元件的元件库，包括各种门电路、触发器、 锁存器、计数器、各种中规模电路、各种功能较强的宏功能块等用户只要点击这些器件就能 调入图形编辑器中。这种方法的优点是直观、便于理解、元件库资源丰富。但是在大型设计 中，这种方法的可维护性差，不利于模块建设与重用。更主要的缺点是：当所选用芯片升级 换代后，所有的原理图都要作相应的改动。故在 ISE 软件中一般不利用此种方法。 为了克服原理图输入方法的缺点，目前在大型工程设计中，在 ISE 软件中常用的设计方 法是 HDL 设计输入法，其中影响最为广泛的 HDL 语言是 VHDL 和 Verilog HDL。它们的共 同优点是利于由顶向下设计，利于模块的划分与复用，可移植性好，通用性强，设计不因芯 片的工艺和结构的变化而变化，更利于向 ASIC 的移植，故在 ISE 软件中推荐使用 HDL 设 计输入法。 波形输入及状态机输入方法是两种最常用的辅助设计输入方法，使用波形输入法时，只 要绘制出激励波形的输出波形，ISE 软件就能自动地根据响应关系进行设计；而使用状态机 输入时，只需设计者画出状态转移图，ISE 软件就能生成相应的 HDL 代码或者原理图，使 用十分方便。其中 ISE 工具包中的 StateCAD 就能完成状态机输入的功能。但是需要指出 的是，后两种设计方法只能在某些特殊情况下缓解设计者的工作量，并不适合所有的设计。 2）综合（Synthesis） 综合是将行为和功能层次表达的电子系统转化为低层次模块的组合。一般来说，综合是 针对 VHDL 来说的，即将 VHDL 描述的模型、算法、行为和功能描述转换为 FPGA/CPLD 基本结构相对应的网表文件，即构成对应的映射关系。 在 Xilinx ISE 中，综合工具主要有 Synplicity 公司的 Synplify/Synplify Pro，Synopsys 公 司的FPGA Compiler II/ Express，mplar Logic公司的 LeonardoSpectrum和Xilinx ISE 中的 XST 等，它们是指将 HDL 语言、原理图等设计输入翻译成由与、或、非门，RAM， 寄存器等基本逻辑单元组成的逻辑连接 （网表） ， 并根据目标与要求优化所形成的逻辑连接， 输出 edf 和 edn 等文件，供 CPLD/FPGA 厂家的布局布线器进行实现。 3）实现(Implementation) 实现是根据所选的芯片的型号将综合输出的逻辑网表适配到具体器件上。 Xilinx ISE 的实 现过程分为：翻译（Translate）、映射（Map）、布局布线（Place & Route）等 3 个步骤。 ISE 集成的实现工具主要有约束编辑器（Constraints Editor）、引脚与区域约束编辑器 （PACE）、时序分析器（Timing Analyzer）、FPGA 底层编辑器（FGPA Editor）、芯片 观察窗（Chip Viewer）和布局规划器（Floorplanner）等。 4）验证（Verification） 验证(Verification)包含综合后仿真和功能仿真（Simulation）等。功能仿真就是对设计电 路的逻辑功能进行模拟测试， 看其是否满足设计要求， 通常是通过波形图直观地显示输入信 号与输出信号之间的关系。 综合后仿真在针对目标器件进行适配之后进行，综合后仿真接近真实器件的特性进行， 能精确给出输入与输出之间的信号延时数据。 ISE 可结合第三方软件进行仿真，常用的工具如 Model Tech 公司的仿真工具 ModelSim 和 测试激励生成器 HDL Bencher ，Synopsys 公司的 VCS 等。通过仿真能及时发现设计中的 错误，加快设计中的错误，