串行口数据传输的仿真和硬件实现试验21

串行口数据传输的仿真和硬件串行口数据传输的仿真和硬件 实现实验实现实验(doc 21(doc 21 页页) ) 串行口数据传输的仿真串行口数据传输的仿真 及硬件实现及硬件实现 第第* *组组 班级：班级：******************** 姓名：姓名：*** ****** *** 指导老师：指导老师：****** 一、一、 实验目的：实验目的： 串行口数据传输是数字系统中常用的一种串行口数据传输是数字系统中常用的一种 数据传输方式。数据传输方式。 本次课程设计要求学生综合数本次课程设计要求学生综合数 字逻辑电路和串行口通信的有关知识，字逻辑电路和串行口通信的有关知识， 用硬件用硬件 独立设计完成一个简单的串行口数据传输系独立设计完成一个简单的串行口数据传输系 统，并用统，并用 FPGAFPGA 可编程逻辑器件进行仿真。可编程逻辑器件进行仿真。 二、二、 实验仪器实验仪器 1 1 双踪示波器双踪示波器 1 1 台台 2 2 直流稳压电源直流稳压电源 1 1 台台 3 3 频率计频率计 1 1 台台 4 4 数字万用表数字万用表 1 1 台台 5 5 面包板面包板 1 1 台台 三、三、 实验内容与设计：实验内容与设计： 1 1、实验内容：、实验内容： 一个简单的串行口数据传输系一个简单的串行口数据传输系 统的系统框图如下：统的系统框图如下： 锁锁显显 同同 步步 字字 存存示示 串串/ /并并 符符 接接电电 字字 符符控制控制 时时 钟钟 检检 测测电路电路 频，输出端为频，输出端为 Qa~QdQa~Qd，分频系数为，分频系数为 2 2 （（N N 为端为端 口数）口数） 。每个。每个 74LS16374LS163 最多为最多为 2 24 4=16=16 分频，而需分频，而需 6 65 51919要的分频系数：要的分频系数：1010 ÷÷2=52=5××1010 ≈≈2 2 。所以需要。所以需要 5 5 块块 74LS16374LS163 芯片用作分频。具体电路图如下：芯片用作分频。具体电路图如下： N N 所得的输出频率约为所得的输出频率约为 2Hz.2Hz. （（2 2）序列信号发生器设计：）序列信号发生器设计： 本次实验需要产生的序列为本次实验需要产生的序列为1515 位循环码位循环码 ““111100010011010111100010011010”” ，，通过检验可知，通过检验可知，此序列产此序列产 生的生的 1515 个个 4 4 位序列不互相重复，因此可以用位序列不互相重复，因此可以用 4 4 个个 D D 触发器来构造序列发生器。触发器来构造序列发生器。 此序列信号发生此序列信号发生 器的反馈电路可以通过“与”器的反馈电路可以通过“与” 、、 “或”“或” 、、 “非”逻辑“非”逻辑 门或数据选择器实现。门或数据选择器实现。本次实验中，本次实验中，我们使用了我们使用了 数据选择器。数据选择器。 状态表及卡诺图如下所示：状态表及卡诺图如下所示： Q4Q4Q3Q3Q2Q2Q1Q1D D 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 Q Q 4 4Q Q3 3 0000 0101 1111 1010 Q Q 2 2Q Q1 1 0000φφ1 10 01 1 01010 01 10 01 1 0 0 1 1 0 0 0 0 1 1 1 1 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 1 1 0 0 1 1 0 0 1 1 1 1 1 1 1 1 0 0 1 1 0 0 1 1 1 1 1 1 0 01 11 11 11 1 为使系统能够自启动，令φ为使系统能够自启动，令φ=1=1。。 使用使用 Q Q 4 4Q Q3 3 作为数据选择器的输入，有作为数据选择器的输入，有 C C 0 0= = ，，C C 1 1=1 =1，，C C 2 2=1 =1，，C C 3 3=0 =0 故序列信号发生器的电路图设计如下所故序列信号发生器的电路图设计如下所 （（3 3）串并转换电路的设计）串并转换电路的设计 因为系统需要因为系统需要 7 7 位并行输出，所以串位并行输出，所以串 并转换电路可由两块移位寄存器并转换电路可由两块移位寄存器74LS19474LS194 级联构成。电路图如下：级联构成。电路图如下： （（4 4）串行字符检测电路的设计：）串行字符检测电路的设计： 串行字符检测实际就是依次对字串行字符检测实际就是依次对字 符进行检测，符合同步码的输出符进行检测，符合同步码的输出 1 1，否，否 则输出则输出 0 0。但若对。但若对7 7 位同步码都进行检位同步码都进行检 测，测，需要的触发器较多，需要的触发器较多，电路将非常复电路将非常复 杂。通过观察发现同步码后杂。通过观察发现同步码后 4 4 位位 10001000 在整个序列中是唯一的，在整个序列中是唯一的， 因此实验中通因此实验中通 过检测过检测 10001000 来达到检测同步码的效来达到检测同步码的效 果。检测电路可通过状态机来实现。果。检测电路可通过状态机来实现。 状态转移图如下所示：状态转移图如下所示： 0/10/11/01/01/01/00/00/0 0 01 1 1/01/0A AB B D D0/00/0 C C 对对 A A、、B B、、C C、、D D 进行编码进行编码: A: A 00,B00,B 01,C01,C 11,D11,D 1010 X=0X=0X=1X=1 0000 0101 1111 1010 X=0X=0 0 0 0 0 0 0 1 1 Z Z X=1X=1 0 0 0 0 0 0 0 0 0000 0101 1111 1010 0000 1111 1010 0000 0101 0101 0101 0101 卡诺图如下：卡诺图如下： Q Q 2 2Q Q1 1 D D 0 0 1 1 0000 0 0 0 0 0101 1 1 0 0 1111 1 1 0 0 1010 0 0 0 0 Q Q 2 2Q Q1 1 D D 0 0 1 1 0000 0 0 1 1 0101 1 1 1 1 1111 0 0 1 1 1010 0 0 1 1 Q Q 2 2 n+1n+1 Q Q 2 2Q Q1 1 D D 0 0 1 1 0000 0 0 0 0 0101 0 0 0 0 1111 0 0 0 0 1010 1 1 0 0 Q Q 1 1 n+1n+1 Z Z 由卡诺图可得：由卡诺图可得： n+1n+1D D 2 2=Q =Q 2 2 =Q=Q 1 1 D D 1 1=Q =Q 1 1 = = Q1+DQ1+D Z=Q2Z=Q2·· ·· 可用可用 D D 触发器实现，电路图如下所示：触发器实现，电路图如下所示： n+1n+1 （（5