试验四通用寄存器组

计算机组成原理实验报告计算机组成原理实验报告 姓名姓名学号学号班级班级 实验题目实验题目实验实验 CPUCPU通用寄存器组通用寄存器组 一、一、实验目的实验目的 1. 了解通用寄存器组的用途及对 CPU 的重要性。 2. 掌握通用寄存器的设计方法。 二、二、实验原理实验原理 通用寄存器组是 CPU 的重要组成部分。从存储器取来的数据要放在通用寄存器中；从外部设 备取来的数据除 DMA 方式外，要放在通用寄存器中。向存储器输出的数据也是从通用寄存器中取 出；向外部设备输出的数据除 DMA 方式外也是从通用寄存器中取出来的。由于从通用寄存器组中 取数据比从存储器或者外部设备取数据快得多， 因此参加算术运算和逻辑运算的数据一般是从通用 寄存器组中取出，它向算术逻辑单元 ALU 提供了进行算术运算和逻辑运算所需要的两个操作数， 同时又是运算结果的暂存地。通用寄存器组内寄存器的数目与 CPU 性能有关，CPU 性能预告，通 用寄存器组内的寄存器数目越多。 由于算术逻辑运算需要两个操作数， 因此通用寄存器组有两个读 端口，负责提供进行算术逻辑单元需要的源操作数和目的操作数。通用寄存器组有 1 个写端口，负 责将运算结果保存到指定的寄存器内。根据通用寄存器组的功能要求，一个只有 4 个 16 位寄存器 的通用寄存器组的框图如下图所示。 在上图所示的电路中， 当 reset 为低电平时， 将 4 个 16 位寄存器 R0~R3 复位为 0。 当寄存器的 write 和 sel 为高电平时，在时钟信号 clk 的上升沿将 D 端的输入 D[150]写入寄存器，然后送到寄存器 的输出 Q[150]。4 个寄存器的允许写信号 write 和外部产生的目的寄存器写信号 DRWr直接相连。 每个寄存器还有另一个选择信号 sel，它决定哪一个寄存器进行写操作。4 个寄存器的选择信号分 别和 2-4 译码器产生的 sel00、sel01、sel10 和 sel11 相连。只有当 1 个寄存器被选中时，才允许对 该寄存器进行写操作。 2-4 译码器的输入 sel[10]接 DR[10]， 2-4 译码器对 2 位的输入信号 sel[10] 进行 2-4 译码，产生4 个输出 sel00、sel01、sel10 和 sel11，分别送往 4 个寄存器 R0、R1、R2、R3 的选择端 4 选 1 多路选择器 1 从 4 个寄存器 R0、R1、R2、R3 的输出 Q[150]选择 1 路送到 DR_data[10]，给算术逻辑单元提供目的操作数；选择信号sel[10]接 DR[10]。4 选 1 多路选择器 2 从 4 个寄存器 R0、R1、R2、R3 的输出 Q[150]选择一路送到 SR_data[10]，给算术逻辑单元提 供源操作数；选择信号 sel[10]接 SR[10]。 三、三、实验要求实验要求 1、 实验设计目标 设计一个通用寄存器组，满足以下要求： （1） 通用寄存器组中有 4 哥 16 位的寄存器。 （2） 当复位信号 reset=0 时，将通用寄存器组中的 4 哥寄存器清零。 （3） 通用寄存器组中有两个读出端口，当 DRWr=1时，在始终 clk 的上升沿将数据总线上的 数写入 DR[10]指定的寄存器。 （4） 通用寄存器组有两个读出接口，一个对应算术逻辑单元的目的的操作数 DR，另一个对 应算术逻辑单元的源操作数 SR。DR[10]选择目的的操作数；SR[10]选择源操作数。 （5） 设计要求层次设计。 底层的设计实体有 3 个： 16 位寄存器， 具有复位功能和允许写功能； 一个 2-4 译码器，对应寄存器写选择；一个 4 选 1 多路开光，负责选择寄存器的读出。 顶层设计构成一个完整的通用寄存器组。 2、顶层设计实体的引脚要求 引脚要求对应关系如下： （1） clk 对应实验台上的时钟（单脉冲） 。 （2） reset 对应实验台上的 CPU 复位信号 CPU_RST. （3） SR[10]对应试验台开关 SA1，SA0。 （4） DR[10]对应试验台开关 SR3，SR2。 （5） DRWr对应实验台上开关 SA5。 （6） 目的操作数用试验台上的指示灯 A~A 显示，源操作数用试验台上的指示灯 R15~R0 显示。 四、四、实验步骤实验步骤 1. 将试验台设置成 FPGA-CPU 独立调试模式，REGSEL=0，CLKSEL=1，FDSEL=0，使用试 验台上的单脉冲，即 STEP_CLK 段路子短接，短路子 RUN_CLK 断开。 2. 将设计在 Quartus2 下输入，编译后下载到 TEC-CA 上的 FPGA。 3. 将下列数据存入寄存器： R0OX3333 R1OX5555 R2OXAAAA R3OXFFFF 4. 在实验台指示灯 A15~A0和 R15~R0上观察各寄存器的值，填入表中。 步骤 (1)reset (2)R0 写入 0X3333 (3)R1 写入 0X5555 (5)R3 写入 0XFFFF A15~A0 R0R1R2 0X0000 0X0000 0X0000 0X0000 R3R0R1 0X00000X0000 0X33330X0000 0X00000X5555 0X00000X0000 R15~R0 R2 0X0000 0X0000 0X0000 0X0000 R3 0X0000 0X0000 0X0000 0XFFFF 0X00000X00000X0000 0X00000X33330X0000 0X00000X00000X5555 0XFFFF0X00000X0000 (4)R2 写入 0XAAAA0X00000X00000XAAAA0X00000X00000X00000XAAAA0X0000 五、五、思考题思考题 如果通用寄存器组中要求有 8 个 16 位通用寄存器，如何设计？ 应用一个 3-8 译码器和两个八选一多路器，其他类似于 4 个的 附录：附录： 实验代码 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity regfile is Port (DR:in std_logic_vector(1 downto 0); SR:in std_logic_vector(1 downto 0); reset:in std_logic; DRWr:in std_logic; clk:in std_logic; d_: instd_logic_vector(15 downto 0); DR_data: out std_logic_vector(15 downto 0); SR_data:out std_logic_vector(15 downto 0) ); end regfile; architecture struct of regfile is -- components -- 16 bit Register for register file component reg port ( clr: instd_logic; D:instd_logic_vector(15 downto 0); clock