西工大_数电实验_第二次实验_实验报告

数电实验 2 一．实验目的 1.学习并掌握硬件描述语言（ VHDL 或 Verilog HDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。 2.熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。 3.熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。 4.熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。二. 实验设备 1.Quartus 开发环境 2.ED0 开发板三. 实验内容要求 1：编写一个异或门逻辑电路，编译程序如下。 1）用 QuartusII波形仿真验证； 2）下载到 DE0 开发板验证。要求 2：编写一个将二进制码转换成0-F的七段码译码器。 1）用 QuartusII波形仿真验证； 2）下载到 DE0 开发板，利用开发板上的数码管验证。要求 3：编写一个计数器。 1）用 QuartusII波形仿真验证； 2）下载到 DE0 开发板验证。要求 4：编写一个能实现占空比 50% 的 5M 和 50M 分频器即两个输出，输出信号频率分别为 10Hz 和 1Hz 。 1）下载到 DE0 开发板验证。（提示：利用 DE0 板上已有的 50M 晶振作为输入信号，通过开发板上两个的LED 灯观察输出信号）。 2）电路框图如下：扩展内容：利用已经实现的 VHDL 模块文件，采用原理图方法，实现 0-F计数自动循环显示，频率 10Hz 。（提示：如何将 VHDL 模块文件在逻辑原理图中应用，参考参考内容 5）四. 实验原理 1.实验 1实现异或门逻辑电路， VHDL 源代码如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY EXORGATE IS PORT(A,B:IN STD_LOGIC; C:OUT STD_LOGIC); END EXORGATE; ARCHITECTURE fwm OF EXORGATE IS BEGIN Cdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_out dis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_outdis_out dis_out=“1111111“;--灭灯，不显示 END CASE; END PROCESS; END fwm; 五. 实验结果实验 1： VHDL源代码输入波形仿真配置针脚在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到 DE0 开发板上并对异或门逻辑电路进行验证。验证结果无误。实验 2： VHDL源代码输入波形仿真配置针脚在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到 DE0 开发板上并对二进制码转换成 0-F的七段码译码器进行验证。验证结果无误。实验 3： VHDL源代码输入波形仿真配置针脚在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到 DE0 开发板上并对计数器进行验证。验证结果无误。实验 4 VHDL源代码输入波形仿真：因为要使分频器达到能使人类肉眼能够分别的级别，仿真所需要的时间非常久，所以无法进行完整的仿真，只能下载到 ED0 板上进行验证。在这里附上输入波形的波形图。配置针脚在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到 DE0 开发板上并对分频器进行验证。验证结果无误。拓展 : 将之前分析使用 VHDL 写出来的每个模块生成对应的原件 ,然后将原件连接起来 ,分配针脚重编译后下载到开发板进行验证 ;结果无误六. 故障排除 &实验心得本次实验中，我们学习并且理解了异或门逻辑电路、二进制码转换成0-F的七段码译码器、计数器和分频器的工作原理，以及如何使用 VHDL 语言进行这几个电路原件的设计。感觉困难的阶段在于 VHDL 语言编写的时候。因为我们并不熟悉 VHDL 语言，而且 Quartus开发环境我们也是没怎么接触过。所以在对老师给出的各个逻辑电路的参考程序的改进改编中遇到了许多困难，不过同时也对我们的自学能力进行了考验，让我们充分意识到自己的问题。从而促进我们努力自学,提升自己的能力.