modelsim仿真详细过程

由于我们只需要了解仿真的完整过程,所以不需要自己写源文件和测 试文件（也称为 testbench） 。一下就是简单的源文件和测试文件（亲 自测试过） 。 //源文件 module compare（equal，a,b） ； a,b; output equal； assign equalab10; endmodule //测试文件 timescale 1ns/1ns include“./compare.v“ module comparetest； reg a,b； wire equal; initial begin a0； b0； 100a0；b1; 100a1;b1; 100a1;b0; ＃100stop; end compare compare1。equal（equal,.a（a， 。b（b）; endmodule 有了源文件和测试文件下面就开始用 modelsim 进行仿真了。 步骤一新建工程和。v 文件（也就是源文件和测试文件 打开 modelsim 软件，点击 file，选择 newproject然后就会弹 出下面窗口 然后在 project name 那一栏写上工程名（随便去 ,一般是字母 ,在 project location 选择工程路径（路径最好没有中文，听说的，然后点 OK。进入下个界面 然后点击小框里面的“create new file”.弹出界面 在 file name 中写下源文件名,由于这是比较两数的大小，我取为 compare.在“add file as type”中选择 verilog，点 OK，然后有 双击 compare.v 文件会弹出编译窗口 复制上面源文件代码，粘贴到上图右边窗口里面。 然后点击保存图标， 然后再新建测试文件。 点击下图的新建文件图标。 过程如同上.你会看见下图的两个.v 文件。 步骤二编译文件 在添加文件在已建的工程后，两个文件的status 都是问号，编译后就 变成勾。具体步骤为 点击 compile all 图标就可以了。 步骤三仿真，添加波形 选中 compare.v 文件，点击仿真图标如下图 接着会弹出界面 选中 comparetest，点击 OK，有 选中 compare1 右击鼠标，选择 add,继续选择 To Wave.,我用的是 10。 0a 版本，还要选择 all items in region.然后就有界面 点击 run 图标就会出现仿真波形。