电子相关专业面试题集锦

电子相关专业面试题集锦 模拟电路 1、基尔霍夫定理的内容是什么（仕兰微电子） 流国一个接点的电流必定流出的 2、平板电 容公式CεS/4πkd。（未知） 3、最基本的如三极管曲线特性。（未知） 4、描述反馈电路的概念，列 举他们的应用。（仕兰微电子） 5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并 联反馈）；负反 馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非 线性失真，有效地扩展放大器的通频带，自动调节作用） （未知） 6、放大电路的频率补偿的目的是什么， 有哪些方法（仕兰微电子） 7、频率响应，如 怎么才算是稳定的，如何改变频响曲线的几个方法。 （未 知） 8、给出一个差分运放，如何相位补偿，并画补偿后的波特图。（凹凸） 9、基本放大电路种类（电 压放大器，电流放大器，互导放大器和互阻放大器），优缺 点，特别是广泛采用差分结构的原因。 （未知） 10、给出一差分电路，告诉其输出电压 Y和 Y-,求共模分量和差模分量。（未知） 11、画差放的两个输 入管。（凹凸） 12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的 运放电路。（仕兰微电子） 13、用运算放大器组成一个 10 倍的放大器。（未知） 14、给出一个简单电 路，让你分析输出电压的特性（就是个积分电路），并求输出端某点 的 rise/fall 时间。Infineon 笔试试题 15、电阻 R 和电容 C 串联，输入电压为 R 和 C 之间的电压，输出电压分别为 C 上电压和 R 上电 压，要 求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤 波器。当 RC 数字电路 1、同步电路和异步电路的区别是什么（仕兰微电子） 2、什么是同步逻辑和异步逻辑（汉王笔试） 同 步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 3、什么是“线与“逻 辑，要实现它，在硬件特性上有什么具体要求（汉王笔试）线与逻辑是两个输出信号相连可以实现与的 功能。在硬件上，要用 oc 门来实现，由于不用 oc 门可能使灌电流过大，而烧坏逻辑门。 同时在输出端 口应加一个上拉电阻。 4、什么是 Setup 和 Holdup 时间（汉王笔试） 5、setup 和 holdup 时间,区别. （南山之桥） 6、 解释 setup time 和 hold time 的定义和在时钟信号延迟时的变化。 （未知） 7、 解释 setup 和 hold time violation，画图说明，并说明解决办法。（威盛 VIA 2003.11.06 上海笔试试题） Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发 器的时钟信号上升沿到来以 前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T 时间到达芯片，这个 T 就是建 立时间-Setup time.如不满足 setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升 沿，数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如 果 hold time 不够，数据同样不能被打入触发器。 建立时间 Setup Time和保持时间（Hold time）。建 立时间是指在时钟边沿前，数据信 号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保 持不变的时间。如果不满足建立和保持时间的话，那么 DFF 将不能正确地采样到数据，将会 出现 metastability 的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时 间，那么超过量就 分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争 和冒险怎样消除。（仕兰微 电子） 9、什么是竞争与冒险现象怎样判断如何消除（汉王笔试） 在 组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺 叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法一是添加布尔式的消去项， 二是在芯片外部加电容。 10、你知道那些常用逻辑电平TTL 与 COMS 电平可以直接互连吗（汉王笔 试） 常用逻辑电平12V，5V，3.3V；TTL 和 CMOS 不可以直接互连，由于 TTL 是在 0.3-3.6V 之间， 而 CMOS 则是有在 12V 的有在 5V 的。 CMOS 输出接到 TTL 是可以直接互连。 TTL 接到 CMOS 需要在输 出端口加一上拉电阻接到 5V 或者 12V。 11、如何解决亚稳态。（飞利浦－大唐笔试） 亚稳态是指触发 器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚 稳态时，既无法预测该单元的输 出电平，也无法预测何时输出才能稳定在某个正确的电平 上。在这个稳定期间，触发器输出一些中间级电 平，或者可能处于振荡状态，并且这种无 用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 12、IC 设计中同步复位与 异步复位的区别。 （南山之桥） 13、 MOORE 与 MEELEY 状态机的特征。 （南 山之桥） 14、多时域设计中,如何处理信号跨时域。（南山之桥） 15、给了 reg 的 setup,hold 时间，求中 间组合逻辑的 delay 范围。（飞利浦－大唐笔试） Delay q,还有 clock 的 delay,写出决 定最大时钟的因素，同时给出表达式。（威盛 VIA 2003.11.06 上海笔试试题） 18、说说静态、动态时序模拟的优缺点。（威盛 VIA 2003.11.06 上海笔试 试题） 19、一个四级的 Mux,其中第二级信号为关键信号 如何改善 timing。（威盛 VIA 2003.11.06 上海 笔试试题） 20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入， 使 得输出依赖于关键路径。（未知） 21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器 有几种（区别，优 点），全加器等等。（未知） 22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上 海笔试试题） 23、化简 FA,B,C,D m1,3,4,5,10,11,12,13,14,15的和。（威盛） 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve Vout-Vin And also explain the operation region of PMOS and NMOS for each segment of the transfer curve （威 盛笔试题 circuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise and fall