建立时间和保持时间关系详解

建立时间和保持时间关系详解建立时间和保持时间关系详解 图 1 建立时间建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建 立时间不够，数据将不能在这个时钟上升沿被打入触发器； 保持时间保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保 持时间不够，数据同样不能被打入触发器。 如图 1 。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时 间的值可以为零。 PLD/FPGA 开发软件可以自动计算两个相关输入的建立和保持时间。 个人理解 1、建立时间（setup time）触发器在时钟沿到来之前，其数据的输入端的数据必须保持不变的时 间；建立时间决定了该触发器之间的组合逻辑的最大延迟。 2、保持时间（hold time）触发器在时钟沿到来之后，其数据输入端的数据必须保持不变的时间； 保持时间决定了该触发器之间的组合逻辑的最小延迟。 关于建立时间保持时间的考虑 华为题目时钟周期为 T，触发器 D1 的建立时间最大为 T1max，最小为 T1min。组合逻辑电路最大 延迟为 T2max，最小为 T2min。问触发器 D2 的建立时间 T3 和保持时间 T4 应满足什么条件 分析 Tffpd触发器输出的响应时间，也就是触发器的输出在 clk 时钟上升沿到来之后多长的时间内发生 变化并且稳定，也可以理解为触发器的输出延时。 Tcomb触发器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑延迟。 Tsetup建立时间 Thold保持时间 Tclk时钟周期 建立时间容限相当于保护时间，这里要求建立时间容限大于等于 0。 保持时间容限保持时间容限也要求大于等于 0。 由上图可知，建立时间容限＝Tclk-Tffpdmax-Tcombmax-Tsetup，根据建立时间容限≥0，也就是 Tclk-Tffpdmax-Tcombmax-Tsetup≥0，可以得到触发器 D2 的 Tsetup≤Tclk-Tffpdmax-Tcombmax， 由于题目没有考虑 Tffpd，所以我们认为 Tffpd＝0，于是得到 Tsetup≤T-T2max。 由上图可知，保持时间容限Thold＝TffpdminTcombmin，所以保持时间容限＝ TffpdminTcombmin-Thold，根据保持时间容限≥0，也就是TffpdminTcombmin-Thold≥0 可以得到 触发器 D2 的 Thold≤TffpdminTcombmin，由于题目没有考虑 Tffpd，所以我们认为 Tffpd＝0，于是得 到 Thold≤T2min。关于保持时间的理解就是，在触发器 D2 的输入信号还处在保持时间的时候，如果触发 器 D1 的输出已经通过组合逻辑到达 D2 的输入端的话，将会破坏 D2 本来应该保持的数据 建立时间与保持时间建立时间与保持时间 时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行 , 这就要求时钟信号时延差要 非常小, 否则就可能造成时序逻辑状态出错； 因而明确FPGA设计中决定系统时钟的因素， 尽量较小时钟的延时对保证设计的 稳定性有非常重要的意义。 建立时间与保持时间建立时间与保持时间 建立时间（Tsuset up time）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么 数据将不能在这个时钟上升沿被稳定的打入触发器；保持时间（ Thhold time）是指数据稳定后保持的时间，如果保持时间不 满足要求那么数据同样也不能被稳定的打入触发器。建立与保持时间的简单示意图如下图1 所示。 图 1 保持时间与建立时间的示意图 在 FPGA 设计的同一个模块中常常是包含组合逻辑与时序逻辑，为了保证在这些逻辑的接口处数据能稳定的被处理，那么 对建立时间与保持时间建立清晰的概念非常重要。下面在认识了建立时间与保持时间的概念上思考如下的问题。举一个常见的 例子。 图 2 同步设计中的一个基本模型 图 2 为统一采用一个时钟的同步设计中一个基本的模型。 图中 Tco 是触发器的数据输出的延时； Tdelay是组合逻辑的延时； Tsetup 是触发器的建立时间；Tpd 为时钟的延时。如果第一个触发器D1 建立时间最大为 T1max，最小为 T1min，组合逻辑的 延时最大为 T2max，最小为T2min。问第二个触发器D2 立时间 T3 与保持时间 T4 应该满足什么条件，或者是知道了T3 与 T4 那么能容许的最大时钟周期是多少。这个问题是在设计中必须考虑的问题，只有弄清了这个问题才能保证所设计的组合逻辑的 延时是否满足了要求。 下面通过时序图来分析设第一个触发器的输入为D1，输出为 Q1,第二个触发器的输入为D2，输出为 Q2； 时钟统一在上升沿进行采样，为了便于分析我们讨论两种情况即第一假设时钟的延时Tpd 为零，其实这种情况在FPGA 设计中是常常满足的，由于在FPGA 设计中一般是采用统一的系统时钟，也就是利用从全局时钟管脚输入的时钟，这样在内部 时钟的延时完全可以忽略不计。这种情况下不必考虑保持时间，因为每个数据都是保持一个时钟节拍同时又有线路的延时，也 就是都是基于 CLOCK 的延迟远小于数据的延迟基础上，所以保持时间都能满足要求， 重点是要关心建立时间，此时如果D2 的 建立时间满足要求那么时序图应该如图3 所示。 从图中可以看出如果 T-Tco-TdelayT3 即 Tdelay＝T3 由于建立时间与保持时间的和是稳定的一个时钟周期，如果时钟有延时，同时数据的延时也较小那么建立时间必然是增大 的，保持时间就会随之减小，如果减小到不满足D2 的保持时间要求时就不能采集到正确的数据，如图6 所示。 这时即 T－（Tpd－Tco-T2min）＝T4 即 Tco＋T2min-Tpd＝T4 从上式也可以看出如果Tpd＝0 也就是时钟的延时为0 那么同样是要求 Tco＋T2minT4，但是在实际的应用中由于T2 的 延时也就是线路的延时远远大于触发器的保持时间即T4 所以不必要关系保持时间。 图 6 时钟存在延时且保持时间不满足要求 下面用数字来说明一下加深理解（以下举例暂不考虑hold time） 建立时间 TsetupTdelay Tco- Tpd 假设 Tco（触发器固有的建立时间） 2ns 假设 1，Clock Delay 0，Data delay“0“，那么数据 port 的新数据必须在时钟port 的时钟沿到来之前2ns 赶到数据 por t，才能满足触发器的Tco。 假设 2，Clock delay“0“，data Delay 3ns，那么数据port 的新数据必须在时钟port 的时钟沿到来之前 5ns 就得赶到数 据 port，其中的 3ns 用来使新数据从数据port 赶到触发器的 D 端由于 data Delay ），剩下的 2ns 用来满足触发器的 Tco。 假设 3，Clock delay“1ns