EDA课程综述终结版

课程综述 课程名称在系统编程技术 任课教师谭敏老师 班级09电子1班 姓名张倩 学号0905075010 日期2012年5月30日 目录 一. 前言3 二. 正文3 1. 目前HDL发展状况4 2. 几种代表性的HDL语言5 2. 1VHDL5 2. 2VerilogHDL5 2. 3Superlog6 2. 4SystemC6 3. 未来发展和技术方向7 三. 总结8 参考文献8 刖吕 VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language,主要用于描述数字结构的结构，行为，功能和接口。除 了含有许多具有硬件特征的语句外-VHDL的语言形式和描述风格与句法是十分 类似于一般的计算机高级语言。 硬件描述语言VHDL是一种用形式化方法描述数字电路和系统的语言。利 用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述 自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利 用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电 路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成 电路ASIC或现场可编程门阵列FPGA自动布局布线工具，把网表转换为要实现 的具体电路布线结构。 目前，这种高层次（high-level-design）的方法已被广泛采用。据统计，目前 在美国硅谷约有9。％以上的ASIC和FPGA采用硬件描述语言进行设计。 硬件描述语言VHDL的发展至今已有20多年的历史，并成功地应用于设计 的各个阶段建模、仿真、验证和综合等。到20世纪80年代，已出现了上百 种硬件描述语言，对设计自动化曾起到了极大的促进和推动作用。但是，这些语 言一般各自面向特定的设计领域和层次，而且众多的语言使用户无所适从。因此, 急需一种面向设计的多领域、多层次并得到普遍认同的标准硬件描述语言。20 世纪80年代后期，VHDL和Verilog VHDL语言适应了这种趋势的要求，先后 成为IEEE标准。 现在，随着系统级FPGA以及系统芯片的出现，软硬件协调设计和系统设计 变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计结 合。硬件描述语言为适应新的情况，迅速发展，出现了很多新的硬件描述语言， 像Superlog SystemC、Cynlib C等等。究竟选择哪种语言进行设计，整个业 界正在进行激烈的讨论。因此，完全有必要在这方面作一些比较研究，为EDA 设计做一些有意义的工作，也为发展我们未来的芯片设计技术打好基础。 正文 1、HDL的历史背景 最早出现于20世纪60年代，目前得以应用的HDL有百余多种，如Texas公司的 HIHDL, Carnegie-Mellon 大学的 ISP, Gateway Design Automation 公司的 Verilog HDL 以及 美国国防部提出的VHDL等。迄今已有两种HDL被IEEE列为标准，被众多EDA工具所 支持，它们是 VHDL IEEEInstitute of Electrical and Electronics Engineers 1076 标准更新 为 1164 标准和 Verilog HDL IEEE 1364o VHDL语言是由美国国防部在20世纪80年代初为实现其高速集成电路计划very high speed integrated circuitVHSIC而提出的一种HDLVHDL 高速集成电路硬件描述 语言。目的为了给数字电路的描述与模拟提供一个基本的标准。 2.目前HDL发展状况 目前，硬件描述语言可谓是百花齐放，有VHDL、Superlog Verilog SystemC、Cynlib C C Level等等。虽然各种语言各有所长，但业界对到底 使用哪一种语言进行设计，却莫衷一是，难有定论。 而比较一致的意见是，HDL和C/C语言在设计流程中实现级和系统级都 具有各自的用武之地。问题出现在系统级和实现级相连接的地方什么时候将使 用中的一种语言停下来，而开始使用另外一种语言或者干脆就直接使用一种语 言现在看来得出结论仍为时过早。 在2001年举行的国际HDL会议上，与会者就使用何种设计语言展开了生 动、激烈的辩论。最后，与会者投票表决如果要启动一个芯片设计项目，他们 愿意选择哪种方案结果，仅有2票或3票赞成使用SystemC、Cynlib和C Level 设计；而Superlog和Verilog各自获得了约20票。至于以后会是什么情况，连 会议主持人John Cooley也明确表示5年后，谁也不知道这个星球会发生什 么事情。” 各方人士各持己见为Verilog辩护者认为，开发一种新的设计语言是一 种浪费；为SystemC辩护者认为，系统级芯片SoC快速增长的复杂性需要新的 设计方法；C语言的赞扬者认为，Verilog是硬件设计的汇编语言，而编程的标 准很快就会是高级语言，Cynlib C是最佳的选择，它速度快、代码精简； Superlog的捍卫者认为，Superlog是Verilog的扩展，可以在整个设计流程中仅 提供一种语言和一个仿真器，与现有的方法兼容，是一种进化，而不是一场革命。 当然，以上所有的讨论都没有提及模拟设计。如果想设计带有模拟电路的芯 片，硬件描述语言必须有模拟扩展部分，像VerilogHDL-A,既要求能够描述门 级开关级，又要求具有描述物理特性的能力。 3. 几种代表性的HDL语言 3. 1 VHDL 早在1980年，因为美国军事工业需要描述电子系统的方法，美国国防部开 始进行 VHDL 的开发 0I987 年，由 IEEEInstitute of Electrical and Electro- nics Engineers将VHDL制定为标准。参考手册为IEEE VHDL语言参考手册标准草 案1O76/B版,于1987年批准，称为IEEE 1076-19870应当注意,起初VHDL 只是作为系统规范的一个标准，而不是为设计而制定的。第二个版本是在1993 年制定的，称为VHDL-93,增加了一些新的命令和属性。 虽然有“VHDL是一个4亿美元的错误”这样的说法，但VHDL毕竟是1995 年以前唯一制订为标准的硬件描述语言，这是它不争的事实和优势；但同时它确 实比较麻烦，而且其综合库至今也没有标准化，不具有晶体管开关级的描述能力 和模拟设计的描述能力。目前的看法是，对于特大型的系统级数字电路设计， VHDL是较为合适的。 实质上，在底层的VHDL设计环境是由Verilog HDL描述的器件库支持的， 因此，它们之间的互操作性十分重要。目前，Verilog和VDHL的两个国际组织 0VI.VI正在筹划这一工作，准备成立专门的工作组来协调VHDL和Verilog HDL 语言的互操作性。0VI也支持不需要翻译，由VHDL到