EDA期末考试题A卷

嘉应学院电子信息工程学院考试题样题（A卷） 时间120分钟（2009年6月）考试形式闭卷 题号 一 二 三 四 五 总分 复核人 得分 评卷人  （这个内容不要）5.流水线设计是一种优化方式，下列哪一项对资源共享描述正确 CO A. 面积优化方法，不会有速度优化效果 B. 速度优化方法，不会有面积优化效果 C. 面积优化方法，可能会有速度优化效果 速度优化方法，可能会有面积优化效果 Kll 135 一、选择题（20分） 1. 下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程（B） A. 原理图/HDL文本输入一适配一综合一功能仿真一编程下载一硬件测试 B. 原理图/HDL文本输入一功能仿真一综合一适配一编程下载一硬件测试 C. 原理图/HDL文本输入一功能仿真一综合一编程下载一-适配硬件测试； D. 原理图/HDL文本输入一功能仿真一适配一编程下载一综合一硬件测试 2. 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的 过程；在下面对综合的描述中，__C是错误的。 A. 综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文  6.在VHDL语言中，下列对时钟边沿检测描述中，错误的是D A. if elk event and elk T t hen B. if falling_edgeelk then C. if elk event and elk O then D. if elk stable and not elk T then 7状态机编码方式中，其中C 占用触发器较多，但其实现比较适合FPGA的应用 A. 状态位直接输出型编码 B. 顺序编码 C. 一位热码编码 D. 以上都不是 件； B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； C. 综合是纯软件的转换过程，与器件硬件结构无关； D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映 射关系不是唯一的。  8. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速 度（即速度优化）；指出下列那种方法是速度优化Ao A. 流水线设计B.资源共享 C.逻辑优化D.串行化 不完整的IF语句，其综合结果可实现Ao 3. CPLD的可编程是主要基于什么结构。（D ） A. 查找表（LUT）； B. ROM可编程; C. PAL可编程； D. 与或阵列可编程； 4. IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为。（C ） A. 硬 IP； B. 固 IP； C. 软 IP； D. 都不是；  A. 时序电路 B. 双向控制电路 C. 条件相或的逻辑电路 D. 三态控制电路 9. 在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector,试指出下面那个 赋值语句是错误的。（D ） 一 A. ida ta “00001111” 页 B. i. data b” 0000_llll” C. i. data X” AB” 页 D. idata 16” 01” ； 二、VHDL程序填空（20分） 下面程序是一个10线一4线优先编码器的VHDL描述，试补充完整。 o|r Ki I in 1. 在程序中存在两处错误，试指出, 并说明理由 Error Line 12 File e\mywork\test\cnt4.vhd VHDL syntax error If statement must have THEN, but found BEGIN instead 第二页共四页 LIBRARY _ I E E E ; USE IEEE . STD_LOGIC_1164.ALL; ENTITY coder IS PORT din IN STD_LOGIC_VECTOR 9 DOWNTO 0 output OUT STD_LOGIC_VECTOR3 DOWNTO 0; END coder; ARCHITECTURE behav OF CODER IS SIGNAL SIN STD_LOGIC_VECTOR3 DOWNTO 0； BEGIN PROCESS DIN BEGIN IF din90 THEN SIN lOOl; _ ELSIF din 8 z 0z THEN SIN 1000; ELSIF din 7 0 1 THEN SIN Olli; ELSIF din 6 0 THEN SIN OHO; ELSIF din 5 0 THEN SIN n0101; ELSIF din4 0 THEN SIN OlOO; ELSIF din 3 O THEN SIN 0011; ELSIF din 2 0 1 THEN SIN H0010; ELSIF din1 0* THEN SIN OOOl; ELSE _ SIN c 0000 END IF END PROCESS ; Output sin ； END behav; 三、VHDL程序改错（20分） 仔细阅读下列程序，回答问题 在MAXPlusII中编译时，提示的第一条错误为 12行，IF语句对应的关键字是then而非begin 14行，Q1是矢量，不能直接和整数1相加，需要使用重载函数 2.修改相应行的程序（如果是缺少语句请指出大致的行数） 错误1 行号12 程序改为BEGIN改为THEN 错误 2 行号 3 程序改为USE IEEE.STD_LOGIC_UNSIGNED.ALL;  1 LIBRARY IEEE; 2 USE IEEE.STD_LOGIC_1164.ALL; 3 3 ENTITY CNT4 IS 4 PORT CLK IN STD_LOGIC ; 5 Q OUT STD_LOGIC_VECTOR3 DOWNTO 0; 6 END CNT4; 7 ARCHITECTURE bhv OF CNT4 IS 8 SIGNAL QI STD_LOG