EDA课程设计报告电子钟VHDL设计

EDA课程设计报告（电子钟VHDL设计） EDA课程设计报告 电子钟VHDL设计 一设计要求 设计一个电子钟，要求可以显示时、分、秒，用户可以设置时间. 二.实验日的 1. 掌握多位计数器相连的设计方法。 2. 掌握十六进制，二十四进制，六十进制计数器的设计方法。 3. 掌握CPLD技术的层次化设计方法。 4. 了解软件的元件管理含义以及模块元件之间的连接概念。 5. 掌握电子电路一般的设计方法，并了解电子产品的研制开发过程，基本掌握电子电路安装和调试的方法。 6. 培养独立分析问题，解决问题的能力。 .硬件要求 1. 8位8段扫描共阴极数码显示管。 2. 三个按键开关（清零，调小时，调分钟）。 四. 设计原理 数字钟是个将“吋” “分” “秒”显示于人的视觉器官的计时装置。它的计时周期为24小吋；显示满 刻度为23吋59分59秒，另外具备校吋功能和报时功能。因此，个基本的数字钟电路主要由“吋” “分” “秒”计数器校时电路组成。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累 加60秒发送个“分脉冲”信号，该信号将被送到“吋计数器”。“时计数器”采用24进制计数器，可 实现对天24小时的累计。译码显示电路将“吋” “分” “秒”计数器的输出状态六段显示译码器译码。 通过六位LED七段显示器显示出来。校时电路器是用来对“时” “分” “秒”显示数字进行校时调整的。 在同一C P L D芯片口集成如下电路模块 1■电子钟计数采用层次化设计，将设计任务分成若T个模块。规定每一模块的功能和各模块之间的接口。 2 minute 分 6 0进制BCD码计数 3 hour时2 4进制BCD码计数 4 clock top顶层设计 同时整个计数器有清零，调时，调分功能。 2. 端口引脚名称 输入 elk, reset, s e t m i n , s e t h o u r 输出 second d a o ut, minute daout, hour daout 五. 设计原理图 逻辑功能图 输入CLK时钟脉冲，RESET复位信号，SETMIN分加1信号， SETHOUR秒加1信号 输出SECOND_DAOUT秒输出，Ml NUTE_DAOUT分输出， HOUR_DAOUT时输出 吋序仿真程序主要运用计数器完成，在时钟脉冲的作用下，完成时钟功能，由时序图可以看出每一个时 钟脉冲上升沿秒加1,当接收到reset信号，即reset为高电平，所有计数为零，并重新计数，setmin 和sethour可以完成调节时钟功能，都是高电平调节，每来一个脉冲，相应的时或分加1。 硬件验证利用MAXplusI I把程序写入实验板，根据上面的输入输出引脚，锁定到芯片引脚。本实验运 用的芯片是EPF10K10LC84-4,还有利用了 6个LED显示，分别显示时、分、秒各两个，没有利用译码 器，利用的LED是8引脚的。本次验证利用实验板的模式7,根据板的说明书，锁定引脚并下载程序。按 下板的复位按钮，时钟开始运行，由跳线帽可以选择频率设定时钟的快慢。LED上可以显示时钟，由锁定 的引脚所对应的按钮可以锁定时钟时间和复位。 六. 设计过程 一各模块的说明 1.SECOND模块用来对秒进行计时，当记到计数器的低四位为1001时，若高三位不是101时，则秒 计数器加7,目的是使计数值变为BCD码。若高三位是101时，则有一进位。当计数器的低四位不为1001 吋，计数器加1o SECOND模块给MINUTE的时钟由SETMINUTE和它本身记到60的进位两部分组成。 SECOND模块源程序如下 library ieee; use ieee.std_logic_11 64.all; use ieee.std_logic_unsigned.all; entity second is portclk,reset,setmin in std_logic; enminout std_logic; daoutout std_logic_vector6 downto 0 ； end entity second; architecture fun of second is signal countstd_logic_vector6 downto 0; signal enmin_1 ,enmin_2std_logic; begin daout count; enmin_2 setmin and elk; enmin enmin_1 or enmin_2; processclk, reset, set min begi n ifreset1then count 0000000; elsifclkevent and clk 1 then ifcount3 downto 0 1001 then ifcount 1660then ifcount1011001then en min_1 1 ;count 0000000; else coun t count7; end if; else count H0000000H; end if; elsifco untv 1660the n count co unt 1; enmin_1 Oafter 100 ns; else count 0000000; end if; end if; end process; end fun; 2.MINUTE模块用来对分进行计时，当记到计数器的低四位为1001时，若高三位不是101时，则分 计数器加7,目的是使计数值变为BCD码。若高三位是101时，则有一进位。当计数器的低四位不为1001 吋，计数器加1。MINUTE模块的时钟由SETMIN和SECOND记到60的进位两部分组成。 MINUTE模块源程序如下 library ieee; use ieee.std_logic_11 64.all; use ieee.std_logic_unsigned.all; entity minute is portclk,reset,clk1 ,sethourin std_logic; enhourout std_logic; daoutout std_logic_vector6 downto 0 ； end entity minute; architecture fun of minute is signal countstd_logic_vector6 downto 0; signal enhour_1 ,enhour_2std_logic; begin daout count