四路抢答器课程设计 实习

淮阴师范学院物理与电子电气工程学院 EDA课程设计报告 学生姓名 学 号 班 级 专 业 电气工程及其自动化 题 目 四路抢答器 指导老师 2011 年 12 月 目 录 一 设计指标 1 二 总体设计方案 1 2.1.设计思路 2.2设计流程图,设计方框图 三 设计原理分析 4 3.1. 各功能模块电路的设计 3.2 整体电路设计 3.3电路安装与调试过程 3.4电路测试与运用说明 四 总结 15 一、 设计指标 抢答器是为智力竞赛参赛者答题时进行抢答而设计的一种优先判决器电路，竞赛者可以分为若干组，抢答时各组对主持人提出的问题要在最短的时间内做出推断，并按下抢答按键回答问题。当第一个人按下按键后，则在显示器上显示该组的号码，同时电路将其他各组按键封锁，使其不起作用。若抢答时间内无人抢答，警报器发出警报。回答完问题后，由主持人将全部按键复原，重新起先下一轮抢答。 要完成抢答器的逻辑功能，该电路至少应包括抢答鉴别模块、分频器、计时模块 选择限制和报警器组成。 1.抢答器同时供4名选手或4个代表队竞赛，分别用4个按钮S0～ S3表示。 2.设置一个系统清除和抢答限制开关S，该开关由主持人限制。 3．抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声响提示。选手抢答实行优先锁存，优先抢答选手的编号始终保持到主持人将系统清除为止。 4. 抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如30秒）。当主持人启动“起先”键后，定时器进行减计时，同时扬声器发出短暂的声响，声响持续的时间0.5秒左右。 5. 假如定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00。 二、 总体设计方案 2.1 设计思路 设计的此四人抢答器，它主要由抢答鉴别模块、分频器、计时模块、选择限制和报警器组成。在整个抢答器中最关键的是如何实现抢答封锁，在限制键按下的同时计数器倒计时显示有效剩余时间。除此之外，整个抢答器还需有一个使能信号和一个归零信号，以便抢答器能实现公允抢答和停止。抢答器共有3个输出显示，选手代号、计数器的个位和十位，他们输出全都为BCD码输出，这样便于和显示译码器连接。抢答器具有四路抢答输入，主持人按下复位键后，系统复位进入抢答状态，计时显示初始值；当某组首先按下抢答键时，该路抢答信号，抢答器能够设别最先抢答的信号，锁定该信号，同时扬声器响起，参赛小组的序号在数码管上显示；主持人对抢答结果进行确认，给出倒计时计数允许信号，起先回答问题，计时显示器从初始值30起先以秒为单位倒计时，计数至0时，停止计数，扬声器发出超时报警信号，以中止接着回答问题；当主持人给出倒计时计数禁止信号时，扬声器停止鸣叫；参赛者在规定时间内回答完问题，主持人给出倒计时计数禁止信号，以免扬声器鸣叫，按下复位键，又可起先新一轮的抢答。 1、 抢答器鉴别模块 在这个模块中主要实现抢答过程中的抢答功能，并能对超前抢答进行警告，还能记录无论是正常抢答还是朝前抢答者的台号，并且能实现当有一路抢答按键按下时，该路抢答信号将其余个绿抢答封锁的功能。其中有四个抢答信号s0、s1、s2、s3；抢答使能信号s；抢答状态显示信号states；抢答与警报时钟信号clk2；系统复位信号rst；警报信号tmp。 2、 抢答器计时模块 在这个模块中主要实现抢答过程中的计时功能，在有抢答起先后进行30秒的倒计时，并且在30秒倒计时后无人抢答显示超时并报警。其中有抢答时钟信号clk2；系统复位信号rst；抢答使能信号s；抢答状态显示信号states；无人抢答警报信号warn；计时中止信号stop；计时十位和个位信号tb，ta。 3、 数据选择模块 在这个模块中主要实现抢答过程中的数据输入功能，输入信号a[3..0]、b[3..0]、c[3..0]；计数输出信号s；数据输出信号y；计数脉冲clk2，实现a、b、c按脉冲轮番选通，在数码管上显示。 4、 报警模块 在这个模块中主要实现抢答过程中的报警功能，当主持人按下限制键，有限时间内一人抢答或是计数到时蜂鸣器起先报警，有效电平输入信号i；状态输出信号q；计数脉冲clk2。 5、 译码模块 在这个模块中主要实现抢答过程中将BCD码转换成7段的功能。 6、 顶层文件 在这个模块中是对前五个模块的综合编写的顶层文件。 2．2.1 设计流程图 层次化设计 图形输入 文本输入 建立项目文件 设计器件 增益 逻辑正确 仿真分析 引脚安排 重新调整 设计正确 生成下载文件 下载并验证 NO NO YES YES 设计输入 设计生成 设计实现 硬件下载 设计方框图 数码管片选信号 锁存器模块LOCKB 同步信号 D1 二进制转换 倒计时模块 倒计时模块 七段数码管译码电路 蜂鸣器 七段数码管 D1 D1 D1 按 键2 按 键1 显示模块 三、设计原理分析 3.1各功能模块电路的设计 3.1.1 抢答鉴别模块 1．VHDL源程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity qdjb is portrst,clk2in std_logic; s0,s1,s2,s3in std_logic; statesbuffer std_logic_vector3 downto 0; tmpout std_logic; end qdjb; architecture one of qdjb is signal ststd_logic_vector3 downto 0; begin p1processs0,rst,s1,s2,s3,clk2 begin if rst0 then tmp0;st0000; elsif clk2event and clk21 then if s01 or st01and not st11 or st21 or st31 then st01; end if ; if s11 or st11and not st01 or st2